Memory Signal &
Power Integrity

두 직무는 무엇이 다른가

공고 문장 → 필요한 실력 → 이 백서의 장

DRAM의 저장 단위는 트랜지스터 1개 + 커패시터 1개(1T1C)입니다. 커패시터에 전하가 차 있으면 1, 비어 있으면 0. 문제는 이 전하가 누설 전류로 서서히 빠져나간다는 것입니다. 그래서 일정 시간(통상 64ms) 안에 모든 행을 읽고 다시 써 주는 Refresh가 필요하고, 이것이 “Dynamic” RAM이라는 이름의 이유입니다.

칩 안의 주소 체계

핵심 타이밍 파라미터는 tRCD(행을 연 뒤 열 접근까지 대기), CL(읽기 명령 후 데이터가 나오기까지), tRP(행을 닫는 데 걸리는 시간), tRAS(행을 열어 둬야 하는 최소 시간), tRFC(Refresh 1회 소요 시간)입니다. 이 값들은 DRAM 내부 아날로그 동작(감지 증폭, 비트라인 충전)의 물리적 한계에서 나옵니다.

Prefetch — 느린 코어, 빠른 I/O

셀 배열(코어)은 수백 MHz로밖에 동작하지 못합니다. 그래서 한 번에 여러 비트를 병렬로 꺼내(Prefetch) I/O에서 빠르게 직렬로 내보냅니다. DDR4는 8비트, DDR5는 16비트 단위 버스트입니다. I/O 속도가 올라갈수록 코어는 그대로 두고 Prefetch만 늘려 온 것이 DRAM 진화의 역사이며, 덕분에 SI 부담은 전부 I/O 채널로 몰립니다.

전원 레일

신호 그룹

Source-synchronous와 Training

DQS(데이터 스트로브)는 DQ와 나란히 같은 경로로 이동하므로 같은 지연을 겪습니다. 따라서 절대 지연이 아니라 DQ와 DQS 사이의 상대 타이밍만 맞추면 됩니다. 이것이 Source-synchronous 방식입니다. 그래도 남는 오차는 부팅 시 컨트롤러가 수행하는 Training으로 보정합니다.

POD — DDR4·DDR5의 I/O 방식

DQ는 POD 방식입니다. 수신측 ODT가 VDDQ 쪽으로 풀업되어 있어 High를 출력할 때는 전류가 거의 흐르지 않습니다(전력 절감). 그래서 수신 기준 전압 Vref도 VDDQ 쪽에 치우쳐 있습니다. LPDDR4X/5는 반대로 VSS 쪽으로 종단하는 LVSTL을 써서 더 낮은 전압 스윙으로 동작합니다.

속도 등급은 세대·벤더별로 계속 갱신되므로 최신 JEDEC 및 벤더 자료로 확인하세요.

블록별 설계 포인트

재료가 결정하는 것

세 가지 Topology

지연 매칭 원칙

층마다 유효 유전율이 다르므로 같은 길이라도 지연이 다릅니다. 그래서 전파 지연(ps) 기준으로 맞추고 비아 지연도 포함합니다. 가장 엄격한 것은 Byte lane 내부 DQ ↔ DQS 매칭이고, CA 그룹은 CK 기준으로 맞춥니다.

Crosstalk 저감 규칙

• 신호 간격 ≥ 참조면 높이의 2~3배 (2H~3H)
• 평행 구간 최소화, 인접층은 직교 배선
• 가능하면 Stripline 사용 — 원단 Crosstalk가 상쇄됨
• BGA 핀 영역 비아에 GND 비아를 섞어 결합 차단

Via Stub — 숨은 공진기

금손가락 영역

패드 아래 GND를 비워(Void) 패드 커패시턴스를 줄이고, 패드에서 뻗는 Stub를 최소화하며, 반드시 커넥터 S-parameter 모델과 함께 해석합니다.

벅 컨버터 기초

MLCC 실전 함정

• DC Bias 감소: X5R/X7R 고유전율 MLCC는 DC 전압이 걸리면 용량이 정격의 절반 이하로 떨어질 수 있습니다. 제조사 시뮬레이션 툴로 반드시 확인.
• ESL은 크기와 전극 구조가 결정 — 역방향(0204), LICC, 3단자 커패시터는 ESL이 작습니다.
• 실장 인덕턴스(패드 + 비아 + 플레인까지 거리)가 부품 자체 ESL보다 큰 경우가 많습니다. 배치가 곧 성능.

Design Review 체크리스트

언제 선을 전송선로로 봐야 하나

신호의 상승 시간(t_r) 동안 진행하는 거리의 약 1/6보다 선이 길면 전송선로 효과를 고려해야 합니다. FR-4에서 신호는 약 15cm/ns로 이동하므로, t_r = 30ps라면 0.75mm만 넘어도 이미 전송선로입니다. 고속 메모리에서 거의 모든 배선이 해당됩니다.

RLGC 모델과 특성 임피던스

Return Path — 보이지 않는 절반

고주파 리턴 전류는 신호선 바로 아래 참조면에 집중됩니다(루프 인덕턴스가 최소인 경로). 참조면에 슬롯이 있거나 층을 바꿀 때 리턴 경로가 끊기면 루프가 커지고, 임피던스 불연속·Crosstalk·EMI가 동시에 나빠집니다.

손실 메커니즘

NRZ 신호의 Nyquist 주파수 = 데이터율 / 2. 6.4Gbps라면 3.2GHz이며, 채널 모델은 보통 그 2~3배 대역까지 정확해야 합니다.

ODT — 칩 안의 종단 저항

DRAM은 34·40·48·60·80·120·240Ω 등의 ODT 값을 모드 레지스터로 선택합니다. 쓰기 대상 DRAM은 RTT_WR, 다른 Rank는 RTT_NOM/RTT_PARK. 드라이버 Ron × ODT × 채널 조합을 Sweep해서 Eye가 가장 넓은 점을 찾는 일이 SI 엔지니어의 대표 업무입니다.

Crosstalk

ISI와 동시 스위칭

손실과 반사로 이전 비트의 잔상이 현재 비트에 겹치는 것이 ISI입니다. 많은 I/O가 동시에 바뀌면 전원·GND가 출렁이는 SSN이 신호를 왜곡하는데, 이 지점이 SI와 PI가 만나는 곳입니다(19장).

모델 품질 4대 점검

# Python — scikit-rf로 Touchstone 점검
import skrf as rf
ntw = rf.Network('dimm_dq.s4p')
print(ntw.is_passive(), ntw.is_reciprocal())
ntw.plot_s_db(m=1, n=0)   # S21

Jitter 분해

DDR5 수신 마스크와 등화

• DDR5 수신 마스크는 시간 폭(TdiVW)과 전압 높이(VdiVW)로 정의되며, 매우 낮은 BER로 통계 외삽해 판정합니다.
• 송신 FFE(De-emphasis): 전이 비트를 강조해 고주파 손실을 미리 보상.
• 수신 CTLE: 고주파를 증폭하는 아날로그 필터. 노이즈도 같이 증폭.
• DFE: 이미 판정한 이전 비트로 ISI를 계산해 뺌. 노이즈 증폭 없음. DDR5 DRAM 수신기에 도입.
• PAM3/PAM4: 한 심볼에 여러 레벨. GDDR7은 PAM3. 대역폭 대신 SNR을 희생.

실제 커패시터는 C + ESR + ESL의 직렬 회로입니다. 자기공진 주파수 f_SRF = 1/(2π√(LC)) 위에서는 인덕터처럼 동작합니다. 서로 다른 커패시터를 병렬로 두면 한쪽의 L과 다른 쪽의 C가 병렬 공진해 반공진(Anti-resonance) 피크가 생깁니다.

Decap 최적화는 Sigrity OptimizePI, SIwave Decap Optimization, 또는 Python 유전 알고리즘으로 BOM과 면적을 최소화하며 목표를 만족시키는 조합을 찾습니다.

정확도를 좌우하는 다섯 가지

1. 포트 설정 — Wave/Lumped 포트, 참조 도체, De-embedding
2. 메시 수렴 — 반복 간 S-parameter 변화량(ΔS) 기준
3. 재료 모델 — 주파수 의존 유전율(Djordjevic-Sarkar), 조도 모델
4. 경계 조건 — 방사 경계 또는 PML, 해석 영역 자르기
5. 주파수 Sweep — DC 근처부터 최대 주파수까지, 보간 방식

• 차동모드 방사 ∝ 루프 면적 × 전류 × f². 공통모드 전류는 아주 작아도 방사가 큼.
• 메모리 클럭 고조파, PMIC 스위칭 고조파가 주요 노이즈원.
• SSC로 클럭 주파수를 미세하게 흔들어 피크 에너지를 분산.
• 플레인 가장자리 방사 → 가장자리 GND 비아 울타리(20H 규칙은 논쟁 있음).
• 차동 → 공통모드 변환(SCD21) 관리.
• 시스템 레벨 시험 규격: CISPR 32 등.

• DRAM은 온도가 오르면 누설이 늘어 고온 구간에서 Refresh를 2배로 자주 해야 함.
• PMIC 발열 → 인접 DRAM 영향 → 히트스프레더 설계.
• 전기–열 연성: 온도↑ → 구리 저항↑ → IR Drop↑ → 발열↑.
• 기계: 모듈 휨, 삽입력, 진동, 솔더 조인트 신뢰성.
• 툴: Icepak, Celsius, Ansys Mechanical.

• Touchstone 일괄 후처리: 수동성·인과성 검사, IL/RL/XT 리포트 자동 생성
• PyAEDT로 HFSS·SIwave 스크립트 제어 — 파라미터 Sweep, 포트 자동 생성
• Allegro SKILL 스크립트로 레이아웃 규칙 자동 점검
• 실험계획법(DOE) + 대리 모델(가우시안 프로세스, 신경망)로 Eye 마진 예측
• 베이지안 최적화로 Decap 조합·ODT 최적화
• MATLAB Signal Integrity Toolbox로 채널 분석

# PyAEDT — SIwave 프로젝트 열고 해석 후 Touchstone 내보내기
from pyaedt import Siwave
sw = Siwave(specified_version="2024.2")
sw.open_project("dimm.siw")
# ... setup → solve → export touchstone

추천 교재

• JEDEC 표준 — JESD79-5, JESD209-5, JESD238 외 (jedec.org)
• SK하이닉스 채용 공고 — Module 설계 / SI/PI 직무 (사용자 제공 이미지)
• 28장 추천 교재 목록
• Ansys · Cadence · Keysight 공식 애플리케이션 노트